Download miễn phí Báo cáo Hoàn thiện công nghệ thiết kế, chế tạo bộ khuếch đại siêu cao tần tạp thấp
Mục lục
Phần 1 Khảo sát và đánh giá thực trạng tuyến siêu cao tần đài rađa ?37
1.1 Những vấn đề chung 3
1.1.1 Hệ thống phát 3
1.1.2 Hệ thống thu 4
1.1.3 Thiết bị chuyển mạch anten 5
1.2 Đánh giá thực trạng tuyến siêu cao tần rađa ?37 8
1.2.1 Tổng quan 8
1.2.2 Kết quả khảo sát thực tế 11
1.2.2.1 Khảo sát công suất lọt từ máy phát sang máy thu 11
1.2.2.2 Khảo sát điều kiện và môi trường làm việc 15
1.2.2.3 Khảo sát tần suất hỏng của đèn khuếch đại cao tần YB394 16
1.3 Kết luận phần một 17
Phần 2 Xây dựng chỉ tiêu kỹ thuật bộ Kđượct tạp thấp ứng
dụng trong tuyến thu đài rađa ?37
2.1 Yêu cầu chung đối với sản phẩm của Dự án 18
2.2 Xây dựng sơ đồ khối của bộ KĐCT tạp âm thấp 19
2.3 Chỉ tiêu kỹ thuật của bộ KĐCT tạp âm thấp 19
2.4 Kết luận phần hai 20
Phần 3 Cơ sở lý thuyết để tính toán thiết kế bộ KĐCT tạp âm thấp 21
3.1 Đường truyền siêu cao tần 21
3.1.1 Khái niệm cơ bản về đường truyền 21
3.1.2 Mô hình vật lý và các tham số sơ cấp 22
3.1.3 Phương trình truyền sóng 23
3.1.4 Sự phản xạ sóng trên đường truyền, hệ số phản xạ 25
3.1.5 Đường truyền vi dải 31
3.1.5.1 Cấu trúc hình học của đường truyền vi dải 31
3.1.5.2 Những tham số cơ bản của đường truyền vi dải 32
3.1.5.3 Các tổn hao trong đường truyền vi dải 33
3.1.5.4 Các đặc tính và yêu cầu đốivới vật liệu làm mạch dải 33
3.2 Ma trận tán xạ 33
3.2.1 Lý thuyết mạng hai cổng 34
3.2.2 Tham số tán xạ 34
3.2.3 Các tính chất của tham số tán xạ 37
3.2.4 Đồ thị dòng tín hiệu 38
3.2.5 Tham số của mạng hai cổng 40
3.3 Gản đồ Smith 44
3.3.1 Cơ sở xây dựng 44
3.2.2 Tính toán phối hợp trở kháng bằng giản đồ Smith 45
3.4 Khảo sát thiết kế bộkhuếch đại đại cao tần 47
3.4.1 Sơ đồ chức năng của bộ khuếch đại cao tần 47
3.4.2 Khảo sát sự ổn định của mạch KĐCT 48
3.4.3 Phối hợp trở kháng đầu vào và đầu ra của mạch KĐCT 57
3.4.4 Hệ số khuếch đại khi phốihợp trở kháng hoàn toàn 60
3.4.5 Tính toán bộ KĐCT với giá trị khuếch đại cho trước 62
3.4.6 Tính toán bộ KĐCT với hệ số tạp tối ưu 64
3.4.7 Tính toán bộ KĐCT có nhiều tầng khuếch đại 67
3.5 Khảo sát thiết kế bộ hạn chế công suất cao tần 68
3.5.1 Những vấn đề chung 68
3.5.2 Một số mạch hạn chế công suất cao tần kiểu thụ động 70
3.5.2.1 Cấu trúc của điốt pin 70
3.5.2.2 ứng dụng của điốt pin ở một số mạch HCCS cao tần 72
3.6 Kết luận phần ba 85
Phần 4 Tính toán thiết kế và chế tạo bộ Kđượct tạp thấp
ứng dụng trong tuyến thu đài rađa ?37
4.1 Tính toán thiết kế và chế tạo bộ KĐCT tạp thấp 86
4.1.1 Tính toán thiết kế bộ KĐCT tạp thấp 86
4.1.1.1 Xác định chỉ tiêu kỹ thuật của bộ KĐCT 86
4.1.1.2 Chọn sơ đồ khối cho mạch KĐCT 86
4.1.1.3 Chọn linh kiện transistor cho mạch KĐCT 87
4.1.1.4 Tính toán thiết kế mạch KĐCT 89
4.1.1.4.1 Tính toán số tầng khuếch đại 89
4.1.1.4.2 Tính toán tầng đầu vào 91
4.1.1.4.3 Tính toán tầng đầu ra 101
4.1.1.4.4 Tính toán đường truyền trở kháng 50?trên mạch dải CT 104
4.1.1.4.5 Tính toán kích thước hộp của bộ KĐCT 105
4.1.1.5 Xây dựng sơ đồ nguyên lý của mạch KĐCT 106
4.1.1.6 Xây dựng bản vẽ thiết kế của bộ KĐCT 106
4.1.2 Chế tạo bộ KĐCT tạp thấp 107
4.1.2.1 Gia công mạch dải CT 107
4.1.2.2 Cấy dán và hàn linh kiện 107
4.1.2.3 Gia công cơ khí 108
4.1.2.4 Lắp ráp bộ KĐCT tạp thấp 109
4.1.3 Kiểm tra đánh giá tham số kỹthuật của bộ KĐCT tạp thấp 109
4.1.3.1 Đo đặc tuyến biên độ tần số của bộ KĐCT tạp thấp bằng
máy đo tổng hợp siêu cao tần MARCONI 6200B 109
4.1.3.2 Đo hệ số khuếch đại của bộ KĐCT tạp thấp bằng máy phát
tín hiệu chuẩn G4ư80 110
4.2 Tính toán thiết kế và chế tạo bộ hạn chế công suất cao tần 111
4.2.1 Tính toán thiết kế bộ HCCS cao tần 111
4.2.1.1 Xác định chỉ tiêu kỹ thuật của bộ HCCS cao tần 111
4.2.1.2 Xác định sơ đồ chức năng của mạch HCCS cao tần 112
4.2.1.3 Chọn vật tưlinh kiện cho mạch HCCS cao tần 113
4.2.1.4 Tính toán thiết kế mạch HCCS cao tần 115
4.2.1.4.1 Tính toán số tầng hạn chế 116
4.2.1.4.2 Tính toán đường truyền trở kháng 50?và các tham số phối
hợp trên mạch dải cao tần 118
4.2.1.4.3 Tính toán kích thước hộp của bộ HCCS cao tần 119
4.2.1.5 Xây dựng sơ đồ nguyên lý mạch HCCS cao tần 119
4.2.1.6 Xây dựng bản vẽ thiết kế của bộ HCCS cao tần 120
4.2.2 Chế tạo bộ HCCS cao tần 121
4.2.2.1 Gia công mạch dải cao tần 121
4.2.2.2 Cấy dán và hàn linh kiện 121
4.2.2.3 Gia công cơ khí 121
4.2.2.4 Lắp ráp bộ HCCS cao tần 122
4.2.3 Kiểm tra đánh giá tham số kỹ thuật của bộ HCCS cao tần 122
4.2.3.1 Đánh giá tổn hao thông qua của bộ HCCS cao tần ở trong
phòng thí nghiệm 122
4.2.3.2 Đánh giá khả năng làm việc của bộ HCCS trên đài rađa ?37 125
4.3 Ghép nối hệ thống và thử nghiệm tổng thể sản phẩm 127
4.3.1 Ghép nối hệ thống 127
4.3.2 Đánh giá tham số kỹ thuật vàthử nghiệm tổng thể sản phẩm 129
4.3.2.1 Đánh giá TSKT của sản phẩm ở trong phòng thí nghiệm 129
4.3.2.2 Đánh giá độ nhạy máy thu rađa ?37 với bộ KĐCT tạp thấp 129
4.3.3 Chạy thử nghiệm thực tế sản phẩm trên các đài rađa ?37 134
Phần 5 Xây dựng quy trình thiết kế và chế tạo bộ Kđượct
tạp thấp ứng dụng trong tuyến thu đài rađa ?37
5.1 Xây dựng quy trình thiết kế 135
5.1.1 Quy trình thiết kế bộ HCCS cao tần 135
5.1.2 Quy trình thiết kế bộ KĐCT tạp thấp 137
5.2 Xây dựng quy trình chế tạo sản phẩm 140
5.3 Xây dựng quy trình kiểm tra hiệu chỉnh sản phẩm 142
5.3.1 Quy trình kiểm tra hiệu chỉnh sản phẩm ở phòng thí nghiệm 142
5.3.2 Quy trình kiểm tra sản phẩm trên đài rađa ?37 145
5.4 Xây dựng quy trình lắp đặt sản phẩm vào đài rađa ?37 148
Phần 6 Kết luận và kiến nghị 150
Tài liệu tham khảo 152
Để tải bản Đầy Đủ của tài liệu, xin Trả lời bài viết này, Mods sẽ gửi Link download cho bạn sớm nhất qua hòm tin nhắn.
Ai cần download tài liệu gì mà không tìm thấy ở đây, thì đăng yêu cầu down tại đây nhé:
Nhận download tài liệu miễn phí
Tóm tắt nội dung tài liệu:
ộn chặn cao tần; L2 là cuộnthoát dòng một chiều.
Nếu giả sử điốt là điện trở thuần với cao tần, khi đó sự suy giảm đối với mỗi
mạch đ−ợc cho bởi các biểu thức sau:
)
2
1log(20
0
1
).( Z
R
tn +=α (3.181)
)
2
1log(20
1
0
)( R
Z
Sun +=α (3.182)
ở đây Z0 = RG = RL là các điện trở của mạch, máy phát và tải t−ơng ứng. R1 là điện
trở cao tần của điốt pin khi có dòng đặc tr−ng ở cực điều khiển.
Các biểu thức 3.181 và 3.182 cho thấy, sự suy giảm không phụ thuộc vào tần số
và là một hàm số của tỷ số của các điện trở mạch và điốt. Trên cực điều khiển của
điốt điện áp biến đổi, điện trở tải và nguồn cũng biến đổi, do đó sự suy giảm đạt
đ−ợc một cách cơ bản bằng sự phản xạ và một phần tiêu tán trên điốt pin.
Nh− đã biết, một điốt th−ờng có một số trở kháng yếu tố mà không phải là điện
trở thuần với cao tần nh− đã giả sử. Do đó, khi sử dụng điốt trong thực tế thì đặc
tr−ng suy giảm trở nên phụ thuộc vào tần số. Sơ đồ mạch t−ơng đ−ơng của điốt trong
hai cách mắc (song song và nối tiếp) dẫn ra ở hình 3.31(a;b).
Độ suy giảm của hai mạch trên (hình 3.31) đ−ợc xác định:
]
4
)()2(
log[10
2
0
'
2
0
'
'
).(
Z
X
Z
R SS
TN
++
=α (3.183)
]
4
)()2(
log[10
2
2'2'
0
'
2
2'2'
0
'
'
)(
SS
S
SS
S
Sun
XR
ZX
XR
ZR
++++=α (3.184)
75
ở đây: 'sR và
'
SX là trở và kháng của trở kháng t−ơng đ−ơng điốt, tức là
''
SSd jXRZ += .
Zd LP CP R1 C1 Z0
Zd LP
Z0 VG
VG Z0 Z0 CP R1 C1 Z0
a. Mạch nối tiếp điốt. b. Mạch song song điốt.
Hình 3.31. Bộ suy giảm phản xạ thực tế trên điốt.
Các hàm suy giảm α phụ thuộc vào tần số, sự phụ thuộc này khác nhau ở các
loại điốt pin khác nhau, thông th−ờng sự phụ thuộc đó có thể diễn tả nh− sau:
Đối với mạch nối tiếp trong hệ thống 50Ω suy giảm cách ly lớn ở tần số thấp và
giảm khi tần số tăng; độ tổn hao chèn rất nhỏ ở tần số thấp và tăng rất nhanh ở tần
số cao.
Đối với mạch song song trong hệ thống 50Ω, suy giảm cách ly lớn ở tần số
thấp và giảm dần khi tăng tần số; độ tổn hao chèn giữ một mức không đổi khi tần số
tăng đến hàng chục GHz, sau đó tăng nhanh khi tăng thêm tần số.
2. Chuyển mạch và hạn chế nhiều điốt pin.
Khi có yêu cầu sự suy giảm hay sự cách ly lớn hơn thì th−ờng dùng mạch
nhiều điốt pin ở dạng nối tiếp, song song hay nối tiếp-song song. Thí dụ nh− các
mạch chỉ ra ở hình 3.32.
4/λ 4/λ
Hình. a Hình. b Hình. c
Hình 3.32. Các bộ chuyển mạch và hạn chế nhiều điốt pin.
Một cặp song song đơn hay nối tiếp đơn của hai điốt chúng sẽ chỉ làm tăng độ
suy giảm cực đại đến 10dB và cũng sẽ tăng tổn hao chèn. Tuy nhiên, nếu n điốt
đ−ợc đặt cách nhau một phần t− b−ớc sóng (hình 3.32b), sự suy giảm toàn bộ có thể
tăng bởi sự tăng n lần số điốt. Tổn hao chèn, nếu có các yếu tố ký sinh, cũng có thể
76
bị giảm đi do khoảng cách một phần t− b−ớc sóng tạo ra sự huỷ bỏ các phần kháng
này. ở đây khoảng cách 4/λ là không thực tế, sự cách ly cao hơn có thể đạt đ−ợc
bằng cách sử dụng việc nối nối tiếp-song song nh− hình 3.32c. Tr−ờng hợp nối nh−
thế, sự cách ly lớn hơn tổng của việc nối tiếp điốt đơn và nối song song điốt đơn.
Chuyển mạch và hạn chế nhiều điốt pin bố trí phân tán:
Bộ suy giảm loại này còn gọi là bộ suy giảm hai cổng. Thiết kế mạch này về
tổng quát cũng giống bộ suy giảm nhiều điốt pin loại trừ phần tác động qua lại giữa
các điốt phải đ−ợc xem xét trong quá trình thiết kế.
4/λ 4/λ 4/λ 4/λ
Cổng 2 D2 RFC D1 Cổng 1
Cổng 3
Đ.khiển 2 Đ.khiển 1
a. Chuyển mạch rẽ nhánh nối sun.
Đ.khiển 2 Đ.khiển 1
RFC RFC
D2 D1
Cổng 2 Cổng 1
Cổng 3 b. Chuyển mạch rẽ nhánh nối tiếp.
Hình 3.33. Chuyển mạch và hạn chế nhiều điốt pin bố trí phân tán.
Mạch cho ở hình 3.33a hoạt động nh− sau: khi điốt D1 đ−ợc điều khiển tr−ớc và
điốt D2 điều khiển bằng không hay ng−ợc lại, công suất cao tần sẽ chảy từ cổng 3
đến cổng 2 và cách ly với cổng 1. Khi ở hai cực điều khiển ng−ợc nhau công suất
cao tần chảy đến cổng 1 và cổng 2 là bị cách ly. Để giảm đến mức tối thiểu trở
kháng tải của cổng mở bởi cổng đóng, các điốt đặt cách đến điểm nguồn 4/λ . Chi
tiết RFC dùng để khép kín dòng một chiều về nguồn của cực điều khiển và để hở
Comment [l1]:
77
mạch tín hiệu cao tần. Các tụ C1 và C2 để nối đất cao tần cho đi-ốt và mạch hở với
dòng điều khiển. Để tăng khả năng cách ly ta có thể mắc thêm các điốt cách điốt
tr−ớc một đoạn 4/λ .
Nếu khoảng cách 4/λ không thực hiện đ−ợc hay làm hạn chế dải thông
không mong muốn, lúc đó có thể nghiên cứu đến mạch nối tiếp nh− ở hình 3.33b.
Trong mạch này, độ cách ly có thể đ−ợc tăng bằng việc thực hiện đặt một điốt sun
hay một cặp điốt sun cách nhau 4/λ tại cổng ra sau các điốt nối tiếp.
Cấu hình này là thực tế và hữu ích trong việc thiết kế chuyển mạch nhiều điốt
pin bố trí phân tán băng tần rộng.
Chuyển mạch và hạn chế có trở kháng không đổi:
Trong một số hệ thống cao tần, hệ số phản xạ lớn sảy ra ở các cửa cao tần là
không cho phép. Nh− thế, có thể áp dụng trạng thái trở kháng không đổi trên các
điốt pin cho bộ suy giảm và chuyển mạch để có thể giảm hệ số phản xạ ở các cửa
vào ra. Một số mạch nh− thế cho ở hình 3.34.
Pin Pin
Z0 Z0
Vào Pin Pin Ra
Vào Pin Ra
a. Hạn chế hình π
b. Hạn chế cầu chữ T
4/λ
Vào Pin Pin Pin Pin Ra
c. Hạn chế điện trở tuyến tính
Hình 3.34. Các bộ hạn chế trên điốt pin có trở kháng không đổi.
Các mạch ở hình 3.34(a, b và c) dùng điốt pin thực hiện suy giảm bằng sự hấp
thụ một phần công suất các tín hiệu cao tần không muốn. Trong mạch a và b, dòng
điều khiển biến đổi qua mỗi điốt là đ−ợc sắp xếp nh− ở một đ−ờng mà trở kháng tại
cả hai đầu cao tần vẫn không đổi một cách cần thiết theo trị số thiết kế, trong khi sự
suy giảm toàn bộ có thể biến đổi trên một giới hạn nhỏ hơn 1dB đến lớn hơn 20dB.
Đối với mạch c, trở kháng đầu vào giữ không đổi bằng việc sử dụng bố trí nhiều
78
điốt. Sự biến đổi trở kháng của mỗi điốt cũng theo kiểu sao cho các điốt ở giữa của
cấu trúc biến đổi nhiều hơn các điốt ở các phía ngoài. Trở kháng cuối cùng trong
cấu trúc cho kết quả một trở kháng không đổi cần thiết tại các đầu ra, trong khi sự
suy giảm toàn bộ có thể lên đến (40-50)dB, phụ thuộc vào chiều dài của cấu trúc.
Bởi vì sự bố trí tự nhiên mạch ở hình 3.34c là tổng quát và rất hữu ích ở tần số thấp
cũng nh− tần số rất cao trên 1GHz. Mạch này lôi cuốn một cách đặc biệt khi cần
phạm vi suy giảm rất lớn. Mạch kiểu này đơn giản nhất (hình 3.35) gồm một điốt
pin chuyển mạch và hạn chế mắc song song với đ−ờng truyền bằng mạch vi dải và
các phần tử bổ sung làm nhiệm vụ ngắn mạch dòng một chiều hay còn gọi là đ−ờng
hồi tiếp. Sau đây chúng ta sẽ phân tích mạch hạn chế đơn giản đó:
Đ−ờng hồi tiếp đảm bảo khép k...